<p class="ql-block"><br></p><p class="ql-block"><span style="font-size:20px;">韜（τ）定律是華為于 2026年5月25日 在上海舉辦的 IEEE 國(guó)際電路與系統(tǒng)研討會(huì)（ISCAS 2026）上正式發(fā)表的一項(xiàng)半導(dǎo)體演進(jìn)新指導(dǎo)原則。</span></p><p class="ql-block"><span style="font-size:18px;">?</span></p> <p class="ql-block"><br></p><p class="ql-block">核心思想是：以“時(shí)間縮微”替代傳統(tǒng)的“幾何縮微”。這意味著半導(dǎo)體產(chǎn)業(yè)的優(yōu)化標(biāo)尺將從“幾納米（尺寸）”挪到“多少時(shí)間（時(shí)延）”。</p><p class="ql-block"><br></p> <p class="ql-block"><br></p><p class="ql-block">華為董事、半導(dǎo)體業(yè)務(wù)總裁何庭波擲出“韜（τ）定律”，是一個(gè)看起來(lái)相當(dāng)“解渴”的新聞，用“時(shí)間縮微”替代“幾何縮微”。通過邏輯折疊技術(shù)壓縮信號(hào)傳播時(shí)延。在14nm制程基礎(chǔ)上，實(shí)現(xiàn)等效1.4nm性能。已量產(chǎn)381款芯片驗(yàn)證。預(yù)計(jì)2031年追平國(guó)際先進(jìn)制程。中芯國(guó)際罕見拉出大陽(yáng)線，整個(gè)中文互聯(lián)網(wǎng)沸騰在“中國(guó)方案改寫全球芯片規(guī)則”。它精準(zhǔn)踩中了時(shí)代焦慮的痛點(diǎn)，以一種極其優(yōu)雅的姿態(tài)，為中國(guó)半導(dǎo)體續(xù)上了一把烈火。</p><p class="ql-block"><br></p> <p class="ql-block"><br></p><p class="ql-block"><b style="font-size:22px;">?從幾個(gè)核心維度來(lái)深度理解τ 定律：</b></p> <p class="ql-block"><br></p><p class="ql-block"><b style="font-size:22px;">1. 為什么提出“ τ 定律”？（打破摩爾定律瓶頸）</b></p><p class="ql-block"><br></p><p class="ql-block">過去幾十年來(lái)，全球半導(dǎo)體行業(yè)一直遵循摩爾定律，即通過“幾何縮微”（把晶體管越做越小，從 28nm、14nm 一路卷到 5nm、3nm 甚至更小）來(lái)提升芯片性能。然而，隨著物理極限的逼近，單純縮小晶體管面臨巨大挑戰(zhàn)：</p><p class="ql-block"><br></p><p class="ql-block"> <b>物理極限與漏電</b>： 隨著晶體管尺寸不斷縮小，致使晶體管密度增加, 物理極限造成的量子隧穿、漏電、串?dāng)_、犮熱、能耗等問題成為今后集成電路中進(jìn)一步發(fā)展難以跨越的瓶頸。（參考我的美篇：＂電子芯片的瓶頸帶來(lái)了光子芯片的發(fā)展前景＂）</p><p class="ql-block"><br></p><p class="ql-block"> <b>成本高昂：</b> 先進(jìn)光刻機(jī)（如 EUV）和晶圓廠的建設(shè)成本呈指數(shù)級(jí)上升。如今建設(shè)一條進(jìn)的晶圓制造產(chǎn)線需要幾百億元投資。</p><p class="ql-block"><br></p><p class="ql-block"> <b>RC延遲瓶頸</b>： 即使晶體管變小了，芯片內(nèi)部密密麻麻的信號(hào)連線產(chǎn)生的電阻（R）和電容（C）引來(lái)的延遲（即 RC延遲），成為了限制芯片速度的真正元兇。</p><p class="ql-block"><br></p><p class="ql-block">也就是說，晶體管＂幾何微縮＂正在失去經(jīng)濟(jì)意義。</p><p class="ql-block"><br></p><p class="ql-block">如何跨越傳統(tǒng)工藝路徑的局限探索出一條全新的可持續(xù)演進(jìn)路線，<span style="font-size:18px;">打破摩爾定律瓶頸，</span>以滿足當(dāng)下呈指數(shù)攀升的計(jì)算性能需求，已或?yàn)槿虬雽?dǎo)體行業(yè)極待攻克的共同難題。</p> <p class="ql-block"><br></p><p class="ql-block"><b style="font-size:22px;"> 2．</b><span style="font-size:22px;">τ </span><b style="font-size:22px;">定律是什么</b><span style="font-size:22px;">？</span></p><p class="ql-block"><br></p><p class="ql-block"><span style="font-size:18px;">在電路理論中，τ=R?C, τ 代表時(shí)間常數(shù),可理解為一個(gè)系統(tǒng)響應(yīng)和傳播信號(hào)所需的基礎(chǔ)耗時(shí)。</span></p><p class="ql-block"><span style="font-size:18px;">τ 決定了信號(hào)在芯片里從一個(gè)地方跑到另一個(gè)地方所需要的時(shí)間。τ 越小，電路切換和信號(hào)傳導(dǎo)就越快，芯片性能就越強(qiáng)。</span></p><p class="ql-block"><br></p><p class="ql-block"><b>摩爾定律</b>： 屬于“一維優(yōu)化”，死磕晶體管柵極長(zhǎng)度（尺寸）。</p><p class="ql-block"><br></p><p class="ql-block"><b>韜定律</b>： <span style="font-size:18px;">屬于“多維優(yōu)化”，將目標(biāo)直接對(duì)準(zhǔn)時(shí)間常數(shù) τ。既然影響 τ 的變量有很多（如互連線電阻、寄生電容、布線拓?fù)涞龋?，那么不依賴最頂尖的光刻制程，通過優(yōu)化這些變量提升系統(tǒng)整體效率能讓芯片“跑得更快"。</span></p><p class="ql-block"><span style="font-size:18px;">?</span></p> <p class="ql-block"><br></p><p class="ql-block"><b style="font-size:22px;">3.核心支撐技術(shù)</b><span style="font-size:22px;">：</span><span style="font-size:18px;">為了在有限的平面內(nèi)縮短物理走線、降低 </span>τ <span style="font-size:18px;">值，韜定律引入了邏輯折疊技術(shù)。</span></p><p class="ql-block"><br></p><p class="ql-block"><b>傳統(tǒng)設(shè)計(jì)</b>： 所有的邏輯單元都平鋪在一層硅面上，連線繞來(lái)繞去，走線很長(zhǎng)。信號(hào)在傳輸過程中產(chǎn)生更高的延遲、功耗。</p><p class="ql-block"><br></p><p class="ql-block"> <b>邏輯折疊</b>： 核心思路是把原本在二維平面上延展的電路邏輯路徑，通過3D堆疊架構(gòu)“折疊”起來(lái)，讓信號(hào)傳輸?shù)奈锢砭嚯x大幅縮短。<span style="font-size:18px;">從而大幅降低 τ，并顯著提升等效晶體管密度。</span>這確實(shí)依賴于芯片設(shè)計(jì)方法的革新以及芯片堆疊、互聯(lián)技術(shù)的進(jìn)步，但從根本上看，它更多是一種芯片架構(gòu)與系統(tǒng)協(xié)同設(shè)計(jì)的范式轉(zhuǎn)變。</p> <p class="ql-block"><br></p><p class="ql-block"><b style="font-size:22px;">4. 四層級(jí)協(xié)同優(yōu)化體系</b></p><p class="ql-block"><br></p><p class="ql-block"><span style="font-size:18px;">韜定律并不是單一環(huán)節(jié)的修補(bǔ)，而是一個(gè)貫穿器件、電路、芯片到系統(tǒng)四個(gè)層級(jí)的協(xié)同優(yōu)化體系：</span></p><p class="ql-block"><br></p><p class="ql-block"><b>器件層</b>： 優(yōu)化基礎(chǔ)材料與結(jié)構(gòu)。</p><p class="ql-block"><br></p><p class="ql-block"><b>電路層</b>： <span style="font-size:18px;">采用邏輯折疊等技術(shù)，突破平面布局的物理邊界縮短關(guān)鍵路徑的走線長(zhǎng)度並有效降低信號(hào)傳播的電阻和電容負(fù)載實(shí)現(xiàn)晶體管密度和電路性能的大幅提升，壓縮時(shí)延。</span></p><p class="ql-block"><br></p><p class="ql-block"><b>芯片層</b>： 通過?。④浖⒓軜?gòu)、芯片全棧軟硬芯協(xié)同設(shè)計(jì)莖于實(shí)際工作負(fù)載實(shí)現(xiàn)指令信和數(shù)據(jù)流的細(xì)粒度控制提高系統(tǒng)級(jí)並行度和效率降低端到端執(zhí)行時(shí)間。優(yōu)化整體架構(gòu)、存儲(chǔ)帶寬與高級(jí)封裝。</p><p class="ql-block"><br></p><p class="ql-block"><b>系統(tǒng)層</b>： 結(jié)合軟件、算法與互聯(lián)協(xié)議，讓算力更聰明地協(xié)同。</p><p class="ql-block"><br></p><p class="ql-block">邏輯折疊的折疊思路已經(jīng)從封裝層下沉到了電路布局層，并與器件優(yōu)化、全棧軟硬協(xié)同、系統(tǒng)互聯(lián)總線形成四層級(jí)協(xié)同。換句話說，它比“先進(jìn)封裝”走得更深、更底層。</p> <p class="ql-block"><br></p><p class="ql-block"><b style="font-size:22px;">5. 產(chǎn)業(yè)意義與發(fā)展目標(biāo)</b></p><p class="ql-block"><br></p><p class="ql-block"> <b>開辟半導(dǎo)體“第二曲線”</b>：韜定律為全球半導(dǎo)體產(chǎn)業(yè)（尤其是受到先進(jìn)設(shè)備封鎖的中國(guó)半導(dǎo)體）提供了一條不完全依賴最新一代 EUV 極紫外光刻機(jī)，<span style="font-size:18px;">建立以中國(guó)方案為核心的半導(dǎo)體演進(jìn)的定義權(quán)。</span></p><p class="ql-block"><br></p><p class="ql-block"> <b>成果與預(yù)期：</b> 華為表示，過去六年已<b>基于該路徑成功設(shè)計(jì)并量產(chǎn)了 381 款芯片</b>（覆蓋通信、計(jì)算、車載等領(lǐng)域）。</p><p class="ql-block"> <b>2026年秋季即將面世的新一代麒麟手機(jī)芯片將率先完整搭載邏輯折疊技術(shù)</b>。</p><p class="ql-block"> <b>華為的目標(biāo)是，到 2031 年，基于韜定律的高端芯片晶體管密度，有望達(dá)到等效 1.4 納米制程的水平。</b></p><p class="ql-block"><b>華為提出的目標(biāo)：到2031年，基于韜定律的高端芯片，晶體管密度達(dá)到等效1.4nm制程水平。</b></p><p class="ql-block"><b>?</b></p><p class="ql-block"><b><span class="ql-cursor">?</span></b></p> <p class="ql-block"><br></p><p class="ql-block"><b>總體而言，韜定律是一次工程范式的轉(zhuǎn)移，它從“物理空間”的爭(zhēng)奪轉(zhuǎn)向了“系統(tǒng)時(shí)間”的壓榨，為后摩爾時(shí)代的芯片演進(jìn)提供了新的中國(guó)方案。</b></p><p class="ql-block"><b>?</b></p><p class="ql-block"><b><span class="ql-cursor">?</span></b></p>
芦溪县|
深圳市|
福安市|
乌鲁木齐县|
望谟县|
石棉县|
怀仁县|
区。|
永春县|
拉萨市|
巩义市|
泽库县|
新绛县|
云阳县|
西昌市|
绥德县|
郧西县|
泉州市|
尉犁县|
渭源县|
五台县|
谢通门县|
南溪县|
井陉县|
临沂市|
福建省|
平泉县|
库车县|
岐山县|
无为县|
河北区|
磴口县|
穆棱市|
清新县|
漾濞|
武鸣县|
新丰县|
临城县|
治多县|
贡觉县|
东山县|